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半导体芯片制造中 BPSG 是什么？
硼磷硅玻璃（boro-phospho-silicate-glass，BPSG）：这是一种掺硼的SiO2玻璃。可采用CVD方法（SiH4+O2+PH3+B2H6，400oC~450oC）来制备。BPSG与PSG（磷硅玻璃）一样，在高温下的流动性较好，广泛用作为半导体芯片表面平坦性好的层间绝缘膜。 PSG要求的回流温度很高大约1100℃，高温处理容易引起杂质浓度再扩散和硅片变形，以...
回答于 2018-11-08 15:58
PECVD是什么
PECVD--等离子体化学气相沉积法 为了使化学反应能在较低的温度下进行，利用了等离子体的活性来促进反应，因而这种CVD称为等离子体增强化学气相沉积(PECVD). 实验机理： 辉光放电等离子体中：电子密度高(109~1012/cm3) 电子气温度比普通气体分子温度高出10-100倍 虽环境温度(100-300℃)，但反应气体在辉光放电...
回答于 2018-11-03 13:00
CMOS集成电路闩锁效应是什么？
生Latch up 的具体原因 1. 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。 2. 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。 3. ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate...
回答于 2018-11-03 12:57
所谓的High K工艺用的是什么？
High-k一般指的是gate dielectric部分，也就是常说的栅氧化层或者栅介质层。gate first 与 gate last指的是metal gate （金属栅）的制造顺序。就现在的工艺而言，high-k gate dielectric都是和metal gate一起使用的。 gate first是和传统poly-silicon gate的工艺顺序类似，直接把poly-silicon gate替换为metal；按照正常的...
回答于 2018-10-22 21:50
WELL IMP中需要注入几次，每次IMP的位置大致怎样？
0.18UM制程中WELL IMP有三次： WELL IMP注入的位置最深，用以调节井的浓度防止Latch-up效应。 CHANNEL IMP位置较浅，加大LDD之下部位的WELL浓度，使器件工作时该位置的耗尽层更窄，防止器件PUNCH THROUGH。 VT注入，靠近器件表面，调节器件的开启电压。
回答于 2018-10-22 21:48
何为IGBT？
IGBT是英文单词Insulated Gate Bipolar Transistor，它的中文意思是绝缘栅双极型晶体管。 从功能上来说，IGBT就是一个电路开关，优点就是用电压控制，饱和压降小，耐压高。用在电压几十到几百伏量级、电流几十到几百安量级的强电上的。而且IGBT不用机械按钮，它是由计算机控制的。 所以有了IGBT这种开关，就可以设计出一...
回答于 2018-10-14 07:44
什么是Kooi Effect？
Kooi Effect，俗称白带效应(White Ribben Effect)，Kooi这个人发现我们的LOCOS长完之后用H3PO4 remove SiN之后会在鸟嘴的边缘沿着鸟嘴有一条白边，后来证明这是SiN。那这层SiN怎么产生的呢？为啥跑到PAD OX下面去了(所以H3PO4去不掉)？ Kooi的解释是，LOCOS氧化过程中的H2O与SiN反应生成了NH3，而这个NH3在高温下穿透了PAD...
回答于 2018-10-14 07:41
何谓蚀刻(Etch)?
ETCH 何谓蚀刻(Etch)? 答：将形成在晶圆表面上的薄膜全部，或特定处所去除至必要厚度的制程。蚀刻种类: 答：(1) 干蚀刻(2) 湿蚀刻蚀刻对象依薄膜种类可分为: 答：poly,oxide, metal : y' a) v& Y- Y+ N% |/ }半导体中一般金属导线材质为何? + s. b$ w* f7 s; M答：鵭线(W)/铝线(Al)/铜线(Cu) 何谓 dielectric 蚀刻(介电...
回答于 2018-08-25 12:15
S/D implant製程有什麼該注意的特性?
Ans (1)The issue of shallow junction: lower thermal budget, low energy, higher dosage are used. (2)In PMOS, Boron is too light for sub-micron devices, BF2 are used instead. (3)S/D implant would cause substrate damage, additional annealing stage is required to reduce junction leakage.(~600C to...
回答于 2018-08-25 11:49