生Latch up 的具体原因

1. 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。

2. 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。

3. ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。

4.当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。

5. Well 侧面漏电流过大。

防止Latch up 的方法：

1.在基体（substrate)上改变金属的掺杂，降低BJT的增益

2.避免source和drain的正向偏压

3.增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路

4. 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring。

5. Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。

6.使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能

7.除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。

8. I/O处尽量不使用pmos(nwell)

COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。

防御措施：

1）在输入端和输出端加钳位电路，使输入和输出不超过规定电压。

2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。

3）在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去。

4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路的电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。

在CMOS应用中能同时将p沟道mos管与n沟道MOSFET制作在同一片芯片上．需要额外的掺杂及扩散步骤，以便在衬底中成“阱”或“盆(tub)”．阱中的掺杂种类与周围衬底不同．阱的典型种类有p阱、n阱以及双阱．阱技术的详细内容将于第14章中讨论．图6. 31为使用p阱技术制作的CMOS反相器的剖面图．在此图中，p沟道与n沟道MoSFET分别制作于n型硅衬底以及p阱之中．

cmos电路

CMOS电路的阱结构最主要的问题在于闩锁现象，闩锁是由阱结构中寄生的pn—p-n二极管作用所造成的，如图6.3】所示，寄生的p—n-I，一n二极管是由一横向的p-n-p及一纵向的n-p-n双极型晶体管所组成的．p沟道MOSFFT的源极、n衬底及p阱分别为横向p-n-p双极型晶体管的发射极、基极及集电极；n沟道MOSFET的源极、p阱及n衬底分别为纵向n-p-n双极型晶体管的发射极、基极及集极其寄生部分的等效电路如图6.32所示．凡及Rw分别为衬底及阱中的串联电阻．每一晶体管的基极是由另一晶体管的集电极所MOS管驱动，并形成一正反馈回路，其架构就如第5章中所讨论的可控硅器件( thyristor)．闩锁发生于两个双极型晶体管的共射电流增益乘积大于l时．当发生闩锁时'一大电流将由电源供应处(Vpo)流向接地端，导致一般正常电路工作中断，甚至会由于高电流散热的问题．而损坏芯片本身．

为避免发生闩锁效应，必须减少寄生双极型晶体管的电流增益，一种方法是使用金掺杂或中子辐射，以降低少数载流子的寿命，但此方法不易控制且也会导致漏电流的增加．深阱结构或高能量注入以形成倒退阱( retrograde well)，可以提升基极杂质浓度，因而降低纵向双极型晶体管的电流增益．在倒退阱结构中，阱掺杂浓度的峰值位于远离表面的衬底中．另一种减少闩锁效应的方法，是将器件制作于高掺杂衬底上的低掺杂外延层中，如图6. 33所示．高掺杂衬底提供一个收集电流的高传导路径，这些电流随后会由表面接点流出．

闩锁亦可通过沟槽隔离（trench isolation．或译沟渠绝缘）结构来加以避开，制作沟槽隔离的工艺将于第14章中讨论．因为n沟道与p沟道MOSFET被沟槽所隔开，所以此种方法可以消除闩锁．